WIPO专利WO1992006057A1 System for controlling issue of input/output instruction in data processing system

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公开号:WO1992006057A1
申请号:PCT/JP1991/001325
申请日:1991-10-02
公开日:1992-04-16
发明作者:Yuji Hidaka；Makoto Kimura
申请人:Fujitsu Limited；
IPC主号:G06F13-00

专利说明:
[0001] 明細書
[0002] . データ処理システムにおける入出力命令の発行制御システム技術分野
[0003] 本発明は、データ処理システムにおける入出力命令の発行制御システムに関し、特に入出力命合発行後の効率的なデータ処理システムでの処理を可能にするデータ処理システムにおける入出力命令の発行制御システムに関する。背景技術
[0004] 図 1はデータ処理システムの基本的な構成例を示す。図 1において、このデータ処理システムは、プロセッサモジュール 4 0、アダプターモジュール（AD P) 4 2, 4 2 ' 及びプロセッサモジュール 4 0 と各ァダブターモジュール 4 2， 4 2 ' を接続するシステムバス 4 1を有している。各アダプタ一モジュール 4 2, 4 2 ' には補助記憶装置（デイスク装置等）等の入出力装置（DV) 4 3, 4 4, 4 3 ' , 4 4 ' が接続されており、プロセッサモジュールはシステムバス 4 1、アダプターモジュール 4 2, 4 2 ' を介して入出力装置 4 3, 4 4, 4 3 ' , 4 4 ' を制御する。プロセッサモジュール 4 0においては、 C PU 4 5、メモリモジュール（MM) 4 6及びバス制御部 4 8が内部バス（MPUバス） 4 7によって相互に接続されている。バス制御部 4 8は、 C PU 4 5から発行された入出力命合をシステムバス 4 1を介してアダプタモジュール 4 2 ( 4 2 ' ) に転送するためのバスコマンドを生成する処理を行なう。このパスコマンドに基づいて入出力命合がアダプタモジユーノレ 4 2 ( 4 2 ' ) に転送される。また、バス制御部 4 8は、アダプタモジュール 4 2 ( 4 2 ' ) からシステムバス 4 1を介して送られてくる入出力命令に基づいた入出力装置 4 3, 4 4の起動結果を C PU 4 5に通知する。
[0005] 図 2は図 1に示すデータ処理システムにおける従来の入出力命令の発行制御処理を示すフローチヤ一トである。
[0006] 図 2において、この入出力命合の発行制御処理は、プロセッサモジユール 5 1、システムバス 5 2、アダプタモジュール 5 3 (以下、単にアダプタという）での処理に分けられる。これらプロセッサモジュール 5 1、システムバス 5 2、アダプタ 5 3は、図 1 と同様に接続されている。
[0007] プロセッサモジュール 5 1の C PUは入出力命令 5 4を発行する。この入出力命令は MPUバスを介してバス制御部に送られる。そして、ノくス制御部は入出力命令をシステムバスに適合する形式に変換し、形式が変換された入出力命令がシステムバス 5 2を介してアダプタ（AD P) に供給される。 C PUからの入出力命合を受取ったアダプタ（AD P) 5 3は、その入出力命令に基づいて入出力装置の制御が可能か否かをシステムバス 5 2の応答信号によりプロセッサモジュール 5 1のバス制御部に通知する。アダプタ 5 3からの応答信号を受信したバス制御部は、その応答信号を C PUに通知する。
[0008] プロセッサモジュール 5 1の C PUは入出力命令 5 4を発行した後はその入出力命令 5 4に基づいたアダプタからの応答信号が送信されてくるのを待機している。この状態において、 C PUがアダプタからの応答信号を受け取ると、 C PUは起動結果判定処理 5 6を行なう。この起動結果判定処理 5 6において、入出力装置が起動されたと判定する、 C P Uは次の命令を発行するための処理 5 7を行なう。また、入出力装置が起動されていないと判定すると、所定の起動失敗処理 5 8 (再起動処理等）を行なう。
[0009] 上記のような従来の入出力命合の発行制御処理においては、プロセッサモジュールの C P Uは、入出力命合を発行した後に、次の命令を発行するための処理を中止し、応答信号がアダプタから報告されるのを待機していた。システムバスの規模が比較的大きい等の理由により、システ厶バスを介して入出力命合をプロセッサモジュールからアダプタに送信し、またその応答信号をシステムバスを介してプロセッサモジュールに返送するには比較的時間がかかる。このような待機時間も C P Uの処理速度が小さい場合には特に問題とならなかった。し力、し，近年 C P Uの性能が向上し、 C P Uの処理速度が大きくなると、上記のような待機時間が C P Uの処理効率に与える影響が大きくなる。即ち、このような待機時間がデータ処理システム全体の利用効率を低下させる原因となった。発明の開示
[0010] 本発明の概括的な目的は上記従来の問題点を解決した新規で有用なデータ処理システムにおける入出力命令の発行制御システムを提供するとにあ O 0
[0011] 本発明の特定の目的は、 C P Uが入出力命令を発行した後に、ァダブ夕モジュールからの起動結果を受信しない場合であっても、 C P Uは他の処理を実行できるようにしたデータ処理システムにおける入出力命令の発行制御システムを提供することにある。
[0012] 上記目的は、入出力命令の発行を含む複数種の処理を行い得る処理ュニットを有した第一のモジュールと、この第一のモジュールにシステムバスで接続され、このシステムバスを介した第一のモジュールからの入出力命令に基づいて入出力装置を制御する第二のモジュールとを有したデータ処理システムにおいて、第一のモジュールの処理ュニットから発行される入出力命令の処理制御を行なう入出力命令の発行制御システムであって、上記第一のモジュールの処理ュニットは入出力命令の発行後、他の処理を行なうと共に、上記第一のモジュールは処理ユニットから発行された入出力命令を保持する入出力命合保持手段と、入出力命令保持手段上保持された入出力命合を第二のモジュールにシステムバスを介して転送する転送手段とを有し、上記第二のモジュールは、入出力命令に基づいた処理の結果をシステムバスを介して上記第一のモジュールに応答する応答手段を有し、上記第一のモジュールは更に、第二の乇ジユールの応答手段から供給される処理結果に基づいて入出力命令に基づいた第二のモジュールでの処理が正常に行なわれたか否かを判別する判別手段と、判別手段が第二のモジュールでの処理が正常に行なわれなかったと判定したときに、入出力命合の発行後他の処理を行なっている処理ュニットに対して、第二のモジュールでの処理結果を提供するための割り込み要求を行なう割り込み要求手段とを有する入出力命令の発行制御システ厶によって達成される。
[0013] 他の目的、特徵及び効果は図面を参照して以下に述べる説明からより明らかになるであろう。図面の簡単な説明
[0014] 図 1 は従来のデータ処理システムの基本的な構成例を示すプロック図 ₍ 図 2は従来の入出力命令発行処理を示すフローチヤ一ト。
[0015] 図 3は本発明の入出力発行システムの原理を示すプロック図。
[0016] 図 4は本発明の入出力発行システムでの処理の原理を示すプロック図 < 図 5はデータ処理システムの基本的な構成例を示すプロック図。
[0017] 図 6は本発明に係るデータ処理システムの実施例を示すプロック図。図 7は図 6におけるブ cセッサモジュール、アダプタモジュールの内部バスの構成例を示す図。
[0018] 図 8 A及び図 8 Bは C P Uから発行される入出力命令の構成例を示す図。
[0019] 図 9は図 6における I 0 P Rレジス夕の構成を示すプロック図。
[0020] 図 1 0は図 6における I 0 I N S Tレジス夕の構成を示すプロック図。図 1 1 は入出力命令バスコマンドの形式を示す図。
[0021] 図 1 2は入出力命合発行時のバス信号の構成を示す図。
[0022] 図 1 3は図 6における I R Q Rレジスタの構成例を示すプロック図。図 1 4は入出力命令発行処理の一例を示すフローチャート。発明の実施をするための最良の形態
[0023] 本発明の概要を図 3及び図 4に基づいて説明する。
[0024] 図 3において、データ処理システムは、プロセッサモジュール 1及びアダプタモジュール 2 , 2 ' を有し、プロセッサモジュール 1及びァダプタモジュール 2 , 2 ' はシステムバス 4によって接続されている。プ口セッサモジュール 1 は M P Uバス 8によって互いに接続される C P U 5、メモリモジュール 6及びバス制御部 7を有している。アダプタモジュール 2にはディスク装置等の入出力装置 3— 1 , 3— 2が接続され、ァダブ夕モジュール 2がプロセッサモジュール 1からの入出力命令に基づいて入出力装置 3— 1 , 3 - 2を制御する。他のアダプタモジュール 2 ' にも同様に入出力装置 3 ' — 1 , 3 ' 一 2が接繞されている。
[0025] プロセッサモジュール 1のバス制御部 7はプロセッサモジュール 1内の M P Uバス 8 とシステムバス 4との間でのデータ転送制御を行なう。このバス制御部 7は、 C P U 5から発行された入出力命令を保持する入出力命令保持プロック 1 0、入出力命令制御プロック 1 2及び割り込み要求プロック 1 1を有している。割り込み要求プロック 1 1はアダプタモジュール 2 , 2 ' における入出力装置の起動が成功しなかったときに、入出力装置の起動が失敗したことを C P U 5に割込みにより通知する。入出力命令制御プロック 1 2は、入出力命令保持プロック 1 0に保持された入出力命合を入力し、その入出力命令をシステムバス 4を介してァダブ夕モジュール 2 , 2 ' に転送する。また、入出力命令制御ブロック 1 2は、アダプタモジュール 2， 2 ' からの起動結果を判定し、その判定結果に基づいて入出力命令保持ブロック 1 0を受け入れ可能状態になるか、又は割り込み要求ブロック 1 1を有効にする。即ち、入出力命令制御プロック 1 2は入出力命令転送処理プロック 1 5及び起動結果判定部 1 6を有する。入出力命合転送処理プロック 1 5は入出力命令保持ブロック 1 0に保持された入出力命会をシステムバス 4に適合する形式に変換し、その形式が変換された入出力命令をシステムバス 4を介してァダプタモジュール 2 , 2 ' に転送する。起動結果判定部 1 6はァタブ夕モジュール 2 , 2 ' から送られてくる起動結果の情報に基づいて入出力装置の起動が成功（O K ) したか失敗（N G ) したかを判定する。そして、入出力装置の起動が成功（O K ) した場合には、入出力命合保持ブロック 1 0が次の命合を受け入れ可能な状態に制御され（リセット）、入出力装置の起動が失敗（N G ) した場合には、割り込み要求ブロック 1 1が有効になるよう制御される。
[0026] 上述したように、バス制御部 7は次の三つの状態を取り得る。（ 1 ) 入出力命令保持ブロック 1 0がリセットされ、入力命令を受け取ることが可能なアベイラブル状態；（ 2 ) 割り込み要求ブロック 1 1が有効となるインタラプト状態；（ 3 ) 入出力命令を実行しており入出力命令を受け付けないビジー状態である。
[0027] 図 4のフローチヤ一トに基づいて入出力命令の発行制御処理を説明する。
[0028] 入出力命令の発行制御処理は、プロセッサモジュール 2 1、システムバス 2 2、アダプタ 2 3での処理に分けられる。これらプロセッサモジュール 2 1、システムバス 2 2、アダプタ 2 3は図 3と同様に接続されている。
[0029] プロセッサモジュール 2 1の C P Uは入出力命合 2 4を発行する。この入出力命合 2 4はバス制御部 7の命合選択デコーダ（図示略）に入力される。命令選択デコーダにより C P Uからの命令が入出力命令 2 4であると判別されると、入出力命令 2 4がバス制御部の入出力命令保持ブロック 1 0に保持される。入出力命合 2 4が入出力命令保持プロック 1
[0030] 0に保持されたことがバス制御部から C P Uに通知されると、入出力命-叩合 2 4に基づいて入出力装置が実際に起動されたか否かにかかわらず、 C P Uは次の命合の発行処理 2 5を実行する。
[0031] —方、バス制御部の入出力命令制御ブロック 1 2は入出力命令保持ブロック 1 0から入出力命令 2 4を受け取る。そして、入出力命令制御ブロック 1 2内の入出力命令転送処理プロック 1 5は入出力命令 2 4をシステムバス 2 2を介してアダプタ 2 3に転送するためのバスコマンドを生成するための処理を行なう。このバスコマンドに従って、入出力命令 2 4がシステムバス 2 2を介してアダプタ 2 3に転送される。アダプタ 2 3は受信した入出力命令 2 4によって指定される入出力装置を起動する。そして、入出力装置の起動が成功したか否かを示す起動結果の情報をアダプタ 2 3がシステムバス 22を介してプロセッサモジュール 2 1 のバス制御部に返送する。バス制御部における起動結果判定ブロック 1 6は判定処理 2 6においてアダプタ 2 3から返送される起動結果の情報に基づいて入出力装置の起動が成功したか（OK) 、失敗したか（N G) を判定する。起動結果判定ブロック 1 6が入出力装置の起動が成功 (OK) したと判定すると、入出力命令保持ブロック 1 0が次の入出力命会を受け入れることのできる状態（アベイラブル状態）になる（リセット処理 2 7) 。このとき、バス制御部は入出力装置の起動結果を C PUに報告しない。即ち、 C PUは所定の処理を継続的に実行する。そして、バス制御部は次の入出力命令が C PUから発行されるのを待機する。また、起動結果判定ブロック 1 6が入出力装置の起動が失敗（N G) であったと判定すると、割り込み要求ブロック 1 1が有効となり、 C PUに割り込みがかけられ、入出力装置の起動が失敗した旨がバス制御部から CPUに通知される。
[0032] なお、バス制御部 7が入出力命令に基づいた処理を実行しているとき (ビジー状態）、 C PUから次の入出力命令が発行されると、その入出力命令は、例えば、 PM内部バスで定められた所定のエラーシーケンスを実行し、 C PUに対してビジー状態のときに入出力命令が発行されたことが通知される。このようなことは、一般に CPU内のソフトウエアのバグでしか発生し得ない。
[0033] バス制御部 7から割り込みにて入出力装置の起動が失敗した旨を通知された C PUは所定の起動失敗処理を行なう。この起動失敗処理は、入出力命令の再発行処理、障害を回復させるためのリカバリ処理、オペレー夕への警報処理等を含む。警報処理は、誤ったデバイス番号で入出力装置を指定した場合、システムバスにハードウェア的な障害がある場合等に実行され得る。
[0034] 図 5から図 1 4に基づいて本発明の実施例を説明する。
[0035] 図 5はデータ処理システムの基本構成例を示す。図 5において、このデータ処理システムは複数のプロセッサモジュール 1 1 0 ( 1 ) 〜 1 1 0 (3) と複数のアダプタモジュール 1 3 0 ( 1 ) ， 1 3 0 (2) とを有する。プロセッサモジュール 1 1 0 ( 1 ) 〜 1 1 0 (3) 及びァダブ夕モジュール 1 3 0 ( 1 ) , 1 3 0 (2) はシステムバス 1 1 0に接続され、各プロセッサモジュール 1 1 0 ( 1 ) 〜 1 1 0 (3) はシステムノくス 1 0 0を介して各アダプタモジュール 1 3 0 ( 1 ) ， 1 3 0 (2) を制御する。第一のアダプタモジュール 1 3 0 ( 1 ) には磁気ディスク装置等の 2つの入出力装置 1 5 0, 1 5 1が接続され、この第一のァダブ夕モジュール 1 3 0 ( 1 ) は入出力命合に基づいて入出力装置 1 5 0, 1 5 1を制御する。第二のアダプタモジュール 1 3 0 ( 2 ) にもまた 2 つの入出力装置 1 5 2, 1 5 3が接続され、この第二のアダプタ乇ジユール 1 3 0 (2) は、入出力命令に基づいて入出力装置 1 5 2， 1 5 3 3を制御する。
[0036] 各プロセッサモジュール及びアダプタモジュールは例えば図 6に示すように構成されている。図 6においては、第一のプロセッサモジュール 1 1 0 ( 1 ) 、第一のアダプタモジュール 1 3 0 ( 1 ) について示されているが、他のプロセッサモジュール 1 1 0 (2) , 1 1 0 (3) 及びアダプタモジュール 1 3 0 (2) も同様の構成である。
[0037] プロセッサモジュール 1 1 0 ( 1 ) は PM内部バス 1 1 4によって結合された CPU 1 1 1、メモリ 1 1 2及びバスコントローラ 1 1 3を有している。バスコントローラ 1 1 3は、入出力命合レジスタ 1 1 5 ( I OPR) 、出力レジス夕 1 1 7 ( I B OR) 、入力レジスタ 1 1 8 ( I B I R) 、割り込み要求レジスタ 1 1 9及び I ZO命令制御回路 1 1 6 を有している。 I 0命令制御回路 1 1 6は C PU 1 1 1から発行される入出力命令に対する処理を行なう。入出力命令レジスタ 1 1 5 ( I 0 PR) 、出力レジスタ 1 1 7 ( I BOR) 、入力レジスタ 1 1 8 ( I B I R) 及び割り込み要求レジスタ 1 1 9 ( I RQR) は I 0命令制御回路 1 1 6によって制御される。入出力命令レジス夕 1 1 5 ( I OP R) は CPU 1 1 1からの入出力命佘を格納するために使用され、この入出力命令レジスタ 1 1 5 ( I OPR) に格納された入出力命合は出力レジスタ 1 1 7、トランスミッタ一 1 2 0を介してシステムバス 1 0 0 に供給される。システムバス 1 0 0上のアダプタモジュール 1 3 0 ( 1 ) からの起動結果に関する情報がレシーバ 1 2 1を介して入力レジスタ 1 1 8 ( I B I R) に取込まれる。そして、入力レジスタ 1 1 8 ( I B I R) の情報に基づいて割り込み要求レジスタ 1 1 9 ( I RQR) に割り込み要求に関する情報がセットされる。
[0038] アダプタモジュール 1 3 0 ( 1 ) はアダプタ内部バス 1 3 7によって結合され MPU 1 3 5、メモリ 1 3 6及びバスコントローラ 1 4 0とを有している。バスコントローラ 1 4 0は、入力レジス夕 1 32 ( I B I R) 、 I 0命令受信レジスタ 1 3 3 I O I NST) 、出力レジスタ 1 3 8 ( I B OR) 及び I ZO命令受信制御回路 1 34を有している I /0命令受信制御回路 1 3 4はシステムバス 1 0 0を介してプログラムモジュール 1 1 0 ( 1 ) から供給される入出力命令に対する処理を行なう。入力レジス夕 1 3 2 ( I B I R) 、 I/O命令受信レジスタ 1 3 3 ( I 0 I NS T) 及び出力レジスタ 1 3 8 ( I BOR) は IZO命令受信制御回路 1 3 4によって制御される。 1 0命令受信レジスタ 1 3 3 ( I O I NT) は、システムバス 1 0 0上の入出力命令をレシーバ 1 3 1、入力レジスタ 1 3 2 ( I B I R) を介して格納するために使用され、 Iノ 0命合受信レジスタ 1 3 3に格納された入出力命合はアダプタ内部バス 1 3 7を介して MP U 1 3 5に供給される。 MPU 1 3 5は供給された入出力命令に基づいて入出力装置 1 5 0又は 1 5 1の制御を行なう。 I 0命合受信制御回路 1 3 0は入出力命令に対する応答信号（起動結果に関する情報）を出力レジスタ 1 3 8 ( I B OR) . トランスミツター 1 3 9を介してシステムバス 1 0 0上に出力する。
[0039] プログラムモジュール 1 1 0 ( 1 ) 内の PM内部バス 1 1 4及びァダプ夕モジュール 1 3 0 ( 1 ) 内のアダプタ内部バス 1 3 7は例えば図 7 に示すように構成されている。即ち、各バスは、 3 2ビットのデータバス（DB：) 、 3 2ビットのアドレスバス（AB) 、 1 ビットのデータストローブライン（DS) 、 1 ビットのアドレスストローブライン（A S) 1 ビットのリードライトライン（RZW：) 、 1 ビットのデータコンブリーシヨンライン（DC) を有する。 CPU 1 1 1はこのデータノくス（DB) とアドレスバス（AB) を介して入出力命佘をバスコントローラ 1 1 3に転送する。即ち、 CPU 1 1 1はいわゆるメモリマップド I ZOの手法により入出力命令をバスコントローラ 1 1 3に転送する。なお、バスの動作が正常に終了したことを表わす応答信号は、データコンブリーシヨンライン（DC) を介して CPU 1 1 1に転送される。 C PU 1 1 1は所定時間内にこの応答信号を受信しない場合にエラーを検出する。 CPU 1 1 1から出力される入出力命令のフォーマツトは例えば図 8 A及び図 8 Bに示すようになっている。図 8 Aはアドレス（3 2 ビット）であり、ァドレスの最上位バイト（ 0〜了）が入出力命令であるか否かを示す。この最上位バイトが例えば X 'FF' ( 1 6進数）のときに、入出力命令であることを示す。更にアドレスは、アクセスするアダプタモジュール及び入出力装置を特定するためのアダプタ番号（A DP) 、デバイス番号（DVC) と入出力命合の種類を示すオペコード (0 P C) を含む。図 8 Bはデータ（ 32ビット）でり、このデータは入出力命令のパラメータ（磁気ディスク装置のヘッド番号、シーク番号等）を示す。
[0040] 上記の入出力命令に対応して、入出力命令レジスタ 1 1 5 ( I〇 P R) は例えば図 9に示すように構成される。即ち、入出力命令レジスタ 1 1 5 ( I OPR) は、アダプタ番号（ADP) を格納するための第一の領域 1 1 5 b、デバイス番号（D VC) を格納するための第二の領域 1 1 5 c. ォペコード（OPC) を格納するための第三の領域 1 1 5 d 及びバラメータを格納するための第四の領域 1 1 5 eを有している上記第一，第二，第三の領域 1 1 5 b, 1 1 5 c, 1 1 5 dはァドレスバス (AB) 及び出力レジスタ 1 1 7 ( I B0R) との間に接続され、上記第四の領域 1 1 5 eはデータバス（D B) と出力レジスタ 1 1 7 ( I B OR) との間に接続されている。この入出力命令レジスタ 1 1 5 ( 10 PR) には更に、状態ビット（ST) が設けられている。状態ビット (ST) が "0" のときは、入出力命令レジスタ 1 1 5 ( I OPR) が入出力命令を取り込むことが可能である状態を示す。状態ビット（S T) が " 1 " のときは、入出力命令レジスタ 1 1 5 ( I OPR) がビジーであることを示す。上記入出力命令レジスタ 1 1 5 ( I OPR) の第一乃至第四の領域には、 IZO命令制御回路 1 1 6からのライトイネーブル信号によりァドレスバス（AB) 、データバス（DB) 上の情報が取り込まれる。また状態ビット（ST) は I ZO命令制御回路 1 1 6によってセット " 1 " 又はリセット " 0 " される。
[0041] CPU 1 1 1は入出力命令レジス夕 1 1 5 ( I OR P) のすベてのビットをリード可能である。例えば、アドレス X 'F F 0 0 0 0 0 0 ' を指定することで、状態ビット（ST) 及び第一乃至第三の領域（AD P, DVC, OPC) がリード可能であり、例えばアドレス X 'F F 0 0 0 0 0 4' を措定することで、パラメ一夕がリード可能である。
[0042] Iノ0命令制御回路 1 1 6は入出力命令レジスタ 1 1 5 ( I 0 P R) に格納された入出力命合にプロセッサモジュール 1 1 0 ( 1 ) を特定するためのプロセッサ番号（PM) を付加して入出力命合バスコマンドを生成する。この入出力命令コマンドのフォーマツトは、例えば、図 1 1 に示すように、プロセッサ番号（PM) 、アダプタ番号（ADP) 、デバイス番号（DVC) 及びオペコード（OPC) で構成された第一のワード（3 2ビット）と入出力命令のパラメータで構成される第二のワード（ 3 2ビット）とに分割されたものとなっている。また、システムバス 1 0 0は、図 1 2に示すように、 32ビットのデータバス（D B) 、 3ビットのバス（TB) 及び 2ビットのレスポンスライン（RL N) を含んでいる。バス（TB) は、データバス（BD) 上のデータの種類を特定するもので、バス（TB) 上の 3ビットデータは例えば次のような意味を有する。
[0043] 0 0 0 :無効データ 1 0 0 入出力命令コマンド
[0044] 0 0 1 :データ転送コマンド 1 0 1 入出力命合データ
[0045] 0 1 0 :データ転送ァドレス 1 1 0 入出力割り込みコマンド
[0046] 0 1 1 :デ一夕転送データ 1 1 1 入出力割り込みデータ上記入出力命令パスコマンドは図 1 1に示すようにデータバス（DB) を介して 1 ヮードずつプロセッサモジュール 1 1 0 ( 1 ) からアダプタモジュール 1 3 0 ( 1 ) に転送される。このとき、バス（TB) を介して 3ビットデータもまたプロセッサモジュール 1 1 0 ( 1 ) からァダプ夕モジュール 1 3 0 ( 1 ) に転送される。例えば、図 1 1に示す第 1のワード（ワード 0 ) が転送されるときには、バス（TB) 上を入出力命合コマンドを表わす 3 ビットデータ " 1 0 0 " が転送され、第 2のヮード（ヮード 1 ) が転送されるときには、バス（TB) 上を入出力命令データを表わす 3 ビットデータ " 1 0 1 " が転送される。アダプタモジュール 1 3 0 ( 1 ) はバス（TB) 上の 3 ビットデ一夕に基づいてデータバス（D B) 上の入出力命合バスコマンドの種類を判別する。アダプタモジュール 1 3 0 ( 1 ) の I 0命令受信レジス夕 1 3 3 ( I 0 I NST) は例えば、図 1 0に示すように構成されている。即ち、 I ZO命令受信レジスタ 1 3 3 ( I 0 I NS T) は、プロセッサ番号
[0047] (PM) を格納する第一の領域 1 3 3 b、デバイス番号（D VC) を格納する第二の領域 1 3 3 c、オペコード（O P C) を格納する第三の領域 1 3 3 d、及びバラメータを格納する第四の領域 1 3 3 eを有している。更に I ZO命合受信レジスタ 1 3 3は割り込みビット（V) を有する。図 1 1に示すようなフォーマツ卜の入出力命令パスコマンドが入力レジス夕 1 3 2にセットされると、バスコマンド内のブロセッサ番号 (PM) 、デバイス番号（DVC) 、オペコード（OP C) 及びパラメータが I ZO命令受信レジスタ 1 3 3 ( I 0 I NST) の対応する領域に格納される。 I ZO命令制御回路 1 3 4は、アダプタモジュール 1 3 0 ( 1 ) がプロセッサモジュール 1 1 0 ( 1 ) からの入出力命令に対して正常に応答できる場合に、割り込みビット（V) を " 1 " にセットする。割り込みビット（V) が " 1 " にセットされると、 MPU 1 3 5 に対して割り込みが要求される。 MPU 1 3 5は、この割り込み要求により I ZO命合受信レジスタ 1 3 3 ( I 0 I NS T) 内のデータをァダプ夕内部バス 1 3 7を介して取り込み、プロセッサモジュール 1 1 0 ( 1 ) からの入出力命令を知る。そして、 MPU 1 3 5はこの入出力命令に基づいて処理を行なう（入出力装置の起動等）。 MPU 1 3 5は入出力命令に基づいた処理が終了したときに上記割り込みビッ卜（V) を " 0 " にリセットする。
[0048] —方、 I 0命令受信制御回路 1 34はアダプタモジュール 1 3 0
[0049] ( 1 ) の状態を監視している。そして、 Iノ0命令受信制御回路 1 3 4 は入出力命令バスコマンドを入力すると、アダプタモジュール 1 3 0 ( 1 ) の状態に応じた応答信号をプロセッサモジュール 1 1 0 ( 1 ) に返送する。この応答信号は図 1 2に示す 2ビットのレスポンスライン (R LN) を介してアダプタモジュール 1 3 0 ( 1 ) からプロセッサモジュール 1 1 0 ( 1 ) に供給される。レスポンスライン（RLN) 上の 2ビットデータ（応答信号）は例えば次のようなアダプタモジュール 1 3 0 ( 1 ) の状態を表わす。
[0050] 0 0 ：アダプタ番号に対応するアダプタモジュールが存在しない状態
[0051] 0 1 ：正常な応答が可能である状態
[0052] 1 0 : 1 ZO命令受信レジス夕 1 3 3 ( I 0 I NST) がビジーである状態（ 1ノ0命合受信レジスタ〗 3 3が以前のバスコマンドにより使用中である）
[0053] 1 1 ：アダプタの準備が整っていない状態（障害やリセット直後の初期化等によりアダプタが動作可能でない）アダプタモジュール 1 3 0 ( 1 ) は、パスコマンドによって指定された入出力装置が起動可能であれば応答信号 " 0 1 " をレスポンスライン (RLN) に出力し、またその入出力装置が起動できない場合には " 0 0 " , " 1 0 " , " 1 1 " のうちのいずれかの応答信号をレスポンスラィン（RLN) に出力する。
[0054] プロセッサモジュール 1 1 0 ( 1 ) 内のバスコントローラ 1 1 3における割り込み要求レジスタ 1 1 9は、例えば図 1 3に示すように構成される。即ち、割り込み要求レジスタ 1 1 9は、割り込み要求ビット（ I ) 1 1 9 aとレスポンスライン（R LN) 、入力レジス夕 1 1 8を介して供給される応答信号（2ビット）を格納する応答信号領域 1 1 9 b とを有する。割り込み要求ビット（ I ) 1 1 9 aは I 〇命令制御回路 1 1 6によって " 1 " にセットされる。割り込み要求ビット（ I ) 1 1 9 a力 " 1 " にセットされると、 C P U 1 1 1に割り込み要求がなされ、応答信号領域 1 1 9 bにセットされた応答信号が PM内部バス 1 1 4を介して CPU 1 1 1に取り込まれる。 CPU 1 1 1は取り込んだ応答信号に応じて所定の処理を行なう。
[0055] プロセッサモジュール 1 1 0 ( 1 ) から発行される入出力命令には、起動型の入出力命令と完了型の入出力命令とがある。これらの命令はォペコード（0 PC) によって区別される。例えばォペコード（OPC) が 0 0 7 Fであるときは、起動型の入出力命合を表わし、それ以外のオペコード（OPC) では完了型の入出力命令を表わす。起動型の入出力命令では、入出力命令に基づいて了ダブ夕モジュールが実際にディスク装置等の入出力装置に対してデータの入出力処理を行なう。完了型の入出力命令では、入出力命令がアダプタモジュールに発行された直後に処理は終了する。例えば、アダプタモ✓ジ _ュtールを C_リセットするた / >- ΙめΛ の-叩令は完了型の入出力命令に属する。
[0056] 入出力命令の発行制御は次のような手順で行なわれる。
[0057] C PU 1 1 1は入出力命令を発行する前に例えば X 'F F 0 0 0 0 0 0 ' 番地をリードする命令により入出力命令レジスタ 1 1 5 ( I OP R) の状態ビット（ST) が " 0" であるか否かを判定する。そして、状態ビット（ST) が " 0" であることが検出されると、 CPU 1 1 1 は入出力命令に対応したアドレス X 'FFXXXXXX' へのライト命令を PM内部バス 1 1 4に出力する。 CPU 1 1 1はこのように入出力命令を発行した後は、その入出力命令に対する結果のいかんにかかわらず、他の処理を順次実行する。
[0058] I 0命令制御回路 1 1 6は、図 1 4に示すフローチヤ一トに従って処理を行なう。
[0059] I/O命令制御回路 1 1 6は、 PM内部バス 1 1 4を監視している。そして、ステップ 2 0 0が CPU 1 1 1からのアドレス X 'F FXXX XXX' へのライト命令を検出すると、 I ZO命合制御回路 1 1 6は入出力命令が CPU 1 1 1から発行されたことを検出する。そして、ステツブ 2 0 1が状態ビット（ST) が " 0 " であることを判別すると、ステップ 2 0 3において， 1 0命令制御回路 1 1 6はライトイネーブル信号（WE) を出力し、その結果、 C PU 1 1 1から出力されたアドレスバス（AB ； 8〜3 1 ) とデータバス（DB ； 0〜3 1 ) 上のデー夕（アダプタ番号（ADP) 、デバイス番号（DVC) 、ォペコ一ド (OPC) 、パラメータ）が入出力命令レジスタ 1 1 5 ( I OPR) にセッ卜される。すなわち、 CPU 1 1 1から発行された入出力命令が入出力命令レジスタ 1 1 5 ( I OPR) にセットされる。このとき、ステツプ 2 0 3は、入出力命令レジスタ 1 1 5 ( I OPR) の状態ビット (ST) を " 1 " にセットする。その後、ステップ 2 0 4は入出力命令レジスタ 1 1 5 ( I〇 P R) にセットされた入出力命合に基づいた入出力命令パスコマンドを生成し、システムバス 1 0 0に出力する。入出力命令バスコマンドにて特定されるアダプタモジュールは、この入出力バスコマンドを受け取ると、アダプタ一モジュールの状態に対応した応答信号をレスポンスライン（RLN) を介してプロセッサモジュールに返送する。 I 〇命令制御回路 1 1 6はステップ 2 0 4の後、ステップ 2 0 5にてレスポンスライン（LRN) を監視している。そして、ステツプ 2 0 5がレスポンスライン（LRN) 上のアダプタモジュールからの応答信号を検出すると、ステップ 20 6が入出力命令が起動型であるか否かそしてステップ 2 0 7がレスポンスライン（RLN) 上の応答信号が正常な状態を示す " 0 1 " であるか否かを判定する。その結果、入出力命令が起動型であり、応答信号が " 0 1 " であると、 1 0命令制御回路 1 1 6は、入出力命令に基づいて措定した入出力装置が起動されたと判断する。
[0060] そして、ステップ 20 8が入出力命令レジスタ 1 1 5 ( I OPR) の状態ビット（ST) を " 0" にリセットする。即ち、プロセッサモジユールは次の入出力命令が発行できる状態となる。
[0061] —方、ステップ 2 0 6が入出力命令が完了型であると判別し、又はステツプ 2 0 7がレスポンスライン（RLN) 上の応答信号が "0 1 " でないと判断すると、処理はステップ 2 0 9に進む。例えば、ステップ 2 0 6が入出力命令が起動型と判断し、かつ、ステップ 20 6が応答信号が " 0 1 " でないと判断すると、 I /0命令制御回路 1 1 6は入出力命令に基づいた入出力装置が失敗したことを認識する。ステップ 2 0 9はレスポンスライン（RLN) 上の応答信号（ 2ビット）を割り込み要求レジスタ 1 1 9にセットし、また割り込み要求ビット（ I ) 1 1 9 aを " 1 " にセットする。割り込み要求ビット（ I ) 1 1 9 aに " 力セットされると、 CPU 1 1 1に割り込み要求がなされる。そして、割り込みを受けた CPU 1 1 1は所定のタイミングで割り込み要求レジスタ 1 1 9にセットされた応答信号に応じた前述したような起動失敗処理を行なう。その後、 C PU 1 1 1 は割り込み要求ビット（ I ) 1 1 9 a を " 0 " リセットするために、そのリセット命令に対応したァドレス X 'F 0 0 0 0 0 0 0 ' にデータ X ' 8 0 0 0 0 0 0 0 ' をライトする命令を PM内部バス 1 1 4に出力する。 1 0命令制御回路 1 1 6においては、ステップ 2 1 1がアドレス X 'F 0 0 0 0 0 0 0 ' にデータ ' 8 0 0 0 0 0 0 0 ' をライトする命令を検出すると、ステップ 2 1 2が入出力命令レジスタ 1 1 5 ( I O PR) の状態ビット（S T) と割り込み要求レジスタ 1 1 9の割り込み要求ビット（ I ) 1 1 9 aを夫々 " 0 " にリセットする。ステップ 2 1 2が終了すると、 I Z〇命令制御回路 1 1 6は初期状態に復帰する。
[0062] なお、ステップ 2 0 1にて状態ビット（ST) 力 " 0 " でないと判断されると、ステップ 2 0 2が PM内部バス 1 1 4に異常があるとして所定のエラ一シーケンスを実行する。産業上の利用可能性
[0063] 以上説明したように、本発明によれば、第一のモジュールの処理ュニットは入出力命令を発行した後、他の処理を行なう。そして、入出力命合に基づいた第二のモジュールでの処理が正常に行なわれななかったときに、割り込みによって処理ュニットに対して第二のモジュールでの処理結果が提供される。従って処理ュニッ卜での利用効率が向上し、データ処理システムの処理効率が向上する。
[0064] 本発明は上記実施例に限定されるものではなく、本発明の範囲内で変形例や改良例が可能である。

权利要求:
Claims 請求の範囲
1 . 入出力命令の発行を含む複数種の処理を行ない得る処理ユニットを有した第一のモジュールと、この第一のモジュールにシステムバスで接続され、このシステムバスを介した第一のモジュールからの入出力命令に基づいて入出力装置を制御する第二のモジュールとを有したデータ処理システムにおいて、第一のモジュールの処理ュニットから発行される入出力命令の処理制御を行なう入出力命合の発行制御システムであつて、
上記第一のモジュールの処理ュニットは入出力命会の発行後、他の処理を行なうと共に、上記第一のモジュールは処理ュニットから発行された入出力命令を保持する入出力命合保持手段と、入出力命令保持手段に保持された入出力命合を第二のモジュールにシステムバスを介して転送する転送手段とを有し、
上記第二のモジュールは、入出力命令に基づいた処理の結果をシステムバスを介して上記第一のモジュールに応答する応答手段を有し、上記第一のモジュールは更に、第二のモジュールの応答手段から供給される処理結果に基づいて入出力命合に基づいた第二のモジュールでの処理が正常に行なわれたか否かを判別する判別手段と、判別手段が第二のモジユールでの処理が正常に行なわれなかつたと判定したときに入出力命令の発行後他の処理を行なっている処理ュニットに対して第二のモジユールでの処理結果を提供するための割り込み要求を行なう割り込み要求手段とを有する入出力命令の発行制御システム。
2 . 上記入出力命令保持手段は、入出力命令保持手段が入出力命令を保持できる状態にあるときに第一の判別データを保持し、入出力命令保持手段が入出力命合を保持することができない状態にあるときに第二の判別データを保持する判別データ保持手段を有し、処理ュニットは判別データ保持手段に第一の判別データが保持されるときに入出力命令を発行する請求項 1記載の入出力命合発行制御システム。
3 . 入出力命令保持手段に入出力命令が保持されたときに判別データ保持手段に第二の判別データを保持する第一の手段と、判別手段が第二のモジュールでの処理が正常に行なわれたと判別したときに判別データ保持手段に第一の判別データを保持する第二の手段とを有する請求項 2 記載の入出力命合の発行制御システム。
4 . 入出力命令保持手段に入出力命令が保持されたときに判別データ保持手段に第二の判別データを保持する第一の手段と、処理ュニットが割り込み要求手段からの割り込み要求に基づいて処理を行なった後に判別データ保持手段に第一の判別データを保持する第三の手段とを有する請求項 2記載の入出力命令の発行制御システム。
5 . 上記転送手段は、入出力命令保持手段に保持された入出力命令に基づいてシステムバスに適合する入出力命合バスコマンドを生成するバスコマンド生成手段を有し、パスコマンド生成手段にて生成された入出力命令バスコマンドがシステムバスを介して第二のモジュールに供給される請求項 1記載の入出力命合の発行制御システム。
6 . 上記システムバスは、所定数の応答ラインを有し、上記応答手段は応答ラインの数と同じビット数で表現された処理結果のビット情報を応答ラインを介して上記第一のモジュールに転送する手段を有する請求項 1記載の入出力命令の発行制御システム。
7 . 上記割り込み要求手段は、第二のモジュールにおける応答手段からの処理結果を格納する第一の格納手段と、判別手段が第二のモジユールでの処理が正常に行なわれなかったと判別したときに、割り込み要求の情報を格納する第二の格納手段とを有し、第二の格納手段に割り込み要求の情報が格納されているときに、第一の格納手段に格納された処理結果を処理ュニットに提供するための割り込み要求がなされる請求項 1 記載の入出力命令の発行制御システム。
8 . 上記割り込み要求手段は、上記転送する手段にて転送された処理結果のビット情報を格納する第一のレジスタと、判別手段が第二のモジュ一ルでの処理が正常に行'なわれなかつたと判別したときに、割り込み要求を示すビット情報を格納する第二の'レジスタを有し、第二のレジス夕に割り込み要求を示すビット情報が格納されているときに、第一のレジスタに格納された処理結果のビット情報を処理ュニットに提供するための割り込み要求がなされる請求項 6記載の入出力命令の発行制御システム。
9 . 入出力命令は第二のモジュールを特定するための第一の情報と、第二のモジュールが制御する入出力装置を特定する第二の情報と、入出力装置に対する制御パラメータを特定する第三の情報を有する請求項 1 記載の入出力命令の発行制御システム。
1 0 . 上記入出力命令保持手段は、第一の情報が保持される第一の領域、第二の情報が保持される第二の領域、第三の情報が保持される第三の領域を有する請求項 9記載の入出力命令の発行制御システム。

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